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专业技能
精通VHDL/Verilog硬件描述语言，具备数字IC设计全流程经验，包括RTL编码、功能验证、时序收敛及功耗优化。熟悉FPGA开发流程，具备IP模块化设计能力，精通静态时序分析（STA）、功耗分析（Power Analysis）及约束管理（DCP/SDC）。熟悉EDA工具链（Synopsys Design Compiler, PrimeTime, Calibre）及验证方法学（UVM）。具备芯片级系统集成经验，熟悉SoC架构设计及接口协议（AXI, PCIe, UART）。掌握低功耗设计技术（Power Optimization Techniques）及可测试性设计（DFT）。
工作履历（脱敏处理）
主导多个数字IC项目，完成RTL编码、功能验证及时序收敛，优化功耗指标提升芯片性能。开发多款FPGA核心IP模块，解决高速接口信号完整性问题，通过仿真测试验证设计可靠性。参与系统级集成项目，实现多模块协同工作，解决接口协议兼容性问题，提升整体系统稳定性。精通EDA工具链及验证方法学，具备完整的芯片设计流程经验。
项目经验（脱敏处理）
主导某高性能计算芯片IP模块开发，采用Verilog实现核心逻辑，通过STA优化时序收敛，降低功耗15%。开发FPGA高速接口电路，解决信号完整性问题，通过仿真测试验证设计可靠性。参与SoC系统集成项目，设计AXI接口协议，实现多模块协同工作，提升系统整体性能。
驻场外包优势
服从性高
严格遵守甲方管理制度
技术扎实
15年项目实战经验
可长期驻场
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快速响应
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