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专业技能
精通SystemVerilog/UVM验证方法学，掌握RTL设计与验证全流程；熟悉Verilog/VHDL硬件描述语言，具备Tcl/Python自动化脚本开发能力；熟练使用Genus/Innovus完成数字IC后端实现，涵盖时序分析、功耗优化、布局布线等环节；熟悉低功耗设计规范及SoC验证流程
工作履历（脱敏处理）
专注于数字芯片验证与后端实现领域，1年经验涵盖全流程开发。主导全同态加密硬件加速器设计，采用自定义矩阵乘法器架构实现吞吐量提升30%；完成65nm工艺RNN加速器后端实现，通过时钟树综合优化降低功耗18%。熟练掌握Genus/Innovus工具链，具备完整的时序分析、功耗分析及布局布线经验。擅长使用Python/Tcl开发自动化验证脚本，提升验证效率40%。熟悉低功耗设计规范，能够独立完成从RTL到GDSII的全流程开发。
项目经验（脱敏处理）
全同态加密硬件加速器设计：基于自定义矩阵乘法器架构，采用UVM验证框架完成高并发处理验证，通过流水线优化实现吞吐量提升30%。RNN加速器硬件实现：完成65nm工艺下的时序分析与功耗优化，采用时钟树综合技术降低动态功耗18%。STM 65nm后端实现：主导从RTL到GDSII的全流程开发，通过布局布线优化解决时序收敛问题，最终实现满足时序约束的物理设计。
驻场外包优势
服从性高
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技术扎实
1年项目实战经验
可长期驻场
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